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Chapter 3: Hardware Description
Table 3-15:
J19 Mezzanine Board Connector
R
Pin #
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
Signal Name
VP_SM
TD_P
VN_SM
TD_N
Agnd
Agnd
REF_2V5_OUT
SM_AVDD
Agnd
VCC5
VCC2V5
Dgnd
Dgnd
SM_GPIO1
SM_GPIO2
SM_GPIO3
SM_GPIO4
FPGA Pin #
U18
W18
V17
W17
U10.2
U9.T18,
P39.2
N34
P34
M32
L33
Schematic
30
30
30
30
30
30
19, 30
19,30
30
21, 30
22, 30
30
30
30, 34
30, 34
30, 34
30, 34
Notes
Via 100 Ω series resistor R453
FPGA internal temp diode DXP
Via 100 Ω series resistor R452
FPGA internal temp diode DXN
U10 = REF3025 Voltage Reference
P39 = 3-pin header (2.5V select)
Figure 3-21 shows a schematic diagram of the P72 pinouts. Refer to Table 3-16 .
VCC5
2 3 ,R 38 6.2
2 3 ,R1 8 9.2
24,R 38 4.2
24,R220.2
22,R 38 5.2
22,R1 8 7.2
22,R 383 .2
22,R16 3 .2
24,R 38 7.2
24,R222.2
19,R201.2
VCC1V0_VINT_ S +
VCC1V0_VINT_MON
VCC2V5_VAUX_ S +
VCC2V5_VAUX_MON
VCC2V5_VCCO_ S +
VCC2V5_VCCO_MON
VCC2V5_ S +
VCC2V5_MON
VCC 3 V 3 _ S Y S _ S +
VCC 3 V 3 _ S Y S _MON
VCC5_ S +
1
3
5
7
9
11
1 3
15
17
19
21
2 3
25
2
4
6
8
10
12
14
16
1 8
20
22
24
26
VCC1V0_VINT_ S –
VCC2V5_VAUX_ S –
VCC2V5_VCCO_ S –
VCC2V5_ S –
VCC 3 V 3 _ S Y S _ S –
VCC5_MON
VCC5_ S –
2 3 ,R 38 6. 3
24,R 38 4. 3
22,R 38 5. 3
22,R 383 . 3
24,R 38 7. 3
19,R1 3 1.2
(5V C u rrent Monitor)
19,R201. 3
HDR_PROTECT 1 3 x2
D
UG202_ 3 _22_04150 8
Figure 3-21: P72 Pinout Diagram (Sheet 20)
42
www.xilinx.com
ML550 Networking Interfaces Platform
UG202 (v1.4) April 18, 2008
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